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Forum TERATEC 2025
Le rendez-vous européen des experts du numérique de grande puissance
Simulation - HPC/HPDA - Intelligence Artificielle - Calcul Quantique

Jeudi 22 mai
Atelier 06 - De 9h30 à 11h30

Composants et Numérique de puissances : effervescences, divergences, convergences ?
Présidé par Marc Duranton, Research Fellow, CEA et Denis Dutoit, Program Manager,Advanced Computing, CEA

L’architecture multi-die d’AMD pour les systèmes HPC et IA de classe exascale
Par Jose Noudohouenou, Senior Staff Software Engineer, AMD

La conception et la fabrication traditionnelles de silicium monolithique sont de nos jours confrontées à divers défis notamment l'augmentation des coûts de conception et la complexité de la fabrication. Une solution consiste à décomposer le silicium monolithique en puces plus petites et spécialisées, appelées « chiplets », qui sont ensuite encapsulées pour créer des semi-conducteurs plus grands et plus complexes. Ces circuits intégrés compacts et modulaires sont constitués d'un bloc de construction complexe et hautement optimisé ou d'un ensemble discret de fonctions permettant la différenciation des systèmes sur puce (SoC). Grâce au co-packaging, les chiplets offrent aux concepteurs et aux fabricants des capacités de conception flexibles et évolutives pour répondre aux exigences des systèmes SoCs modernes. À AMD, les défis et les limites de la conception monolithique traditionnelle ont été relevés en concevant et en fabriquant des solutions de systèmes SoC basées sur des chiplets, conduisant ainsi à la fabrication de supercalculateurs accélérés de classe exascale pour l’HPC et l'IA. Dans cette présentation, nous parlerons de l'architecture multi-die d’AMD et des avantages liés à cette approche de conception. Aussi, discuterons-nous de l'avenir des systèmes du calcul intensif étant donné que l’HPC est aujourd'hui de plus en plus influencé par l'IA.

Biographie : José Noudohouenou a obtenu son doctorat à l’Université de Versailles en 2013 et est spécialisé dans la caractérisation d’application, l’optimisation de code et la prédiction de performance. Ensuite, il a travaillé à Exascale Computing Research Lab (France) en tant que chercheur post-doctoral se focalisant sur les questions de HW/SW codesign, de classification et d’équivalence de codelets. Alors qu’il optimisait les applications scientifiques, José a accepté une position à Intel Corporation (États-Unis), et plus tard à Intel Federal où il était impliqué dans divers projets américains incluant le portage et l’optimisation d’applications HPC sur des GPUs Intel. Par la suite, José a rejoint AMD en 2021 et continue d’optimiser aussi bien les applications HPC que celles IA sur des GPUs AMD alors qu’il est le responsable du Centre d’Excellence d’AMD pour la machine Adastra de CINES à Montpellier, France.

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